FPGA 기반 채널 결합을 이용한 HDTV 구현
DSL 채널 결합 프로토콜을 FPGA로 편리하게 구현 가능

이 글에서는 채널 결합 기술의 시장 기회, 광섬유 기반 네트워크로부터의 위협, 채널 결합 프로세스의 프로토콜 내용에 대해 설명하고 결합 기술을 이용한 DSLAM 카드의 아키텍처에 대해 살펴본다. 그리고 왜 알테라 사이클론(Altera Cyclone) III 디바이스 같은 FPGA가 이러한 유형의 애플리케이션을 구현하기에 적합한 선택인지 설명한다.

자료 제공 _알테라

하루가 다르게 새로워지는 비디오 또는 음성 애플리케이션이 DSL 네트워크의 대역폭 요구를 증가시키고 있는 가운데 미국 및 세계 각국의 통신업체들은 고객들에게 디지털 및 고화질 텔레비전(HDTV)을 제공하는 것을 목표로 하고 있다. 모든 지역으로 새로운 광섬유를 구축하지 않고 그러한 서비스를 제공하기 위해서는 통신업체들이 이미 구축되어 있는 기존의 구리 회선을 활용해야 한다.

대다수 DSL 회선은 표준화질 텔레비전(SDTV)을 제공하기에 충분한 용량을 제공한다. 대부분의 프로그램은 약 750Kbps 비트레이트의 스트리밍 서버로 이용할 수 있으며, 일부 프로그램은 1.5Mbps 비트레이트를 제공한다. 하지만 고품질 HDTV 스트리밍과 다중 채널을 동시에 가능하게 하기 위해서는 가정에서 최소한 16Mbps의 대역폭을 이용할 수 있어야 한다.

ADSL2나 VDSL같은 새로운 DSL 세대는 이러한 속도를 제공할 수 있으나 통상적인 DSL 라인으로는 충분히 더 긴 거리로 높은 속도를 제공하지 못한다. 그러므로 HDTV 프로그램을 DSLAM에 가까운 가정으로만 제공할 수 있다. 좀더 멀리 떨어진 가정은 이보다 낮은 품질의 SDTV 프로그래밍만 수신할 수 있다.

DSL이 최종 사용자들에게 계속해서 선호되도록 하기 위해서 서비스 사업자들이 DSL 네트워크의 성능을 향상시키기 위한 새로운 방법들을 모색하고 있다. VDSL과 ADSL2가 더 우수한 성능을 제공하기는 하나 거리 제한을 극복하기가 어렵다. 또 다른 대안은 DSLAM을 최종 사용자에게 더 가깝게 가져가는 것인데 네트워크에 새로운 장비를 설치하는 데 따른 비용이 흔히 매우 비싸다.

<그림1> DSL 결합의 개요-DSL 라인에 걸쳐 패킷 조각 분배

DSLAM 및 DSL 모뎀의 채널 결합

DSL 채널 결합은 모든 사용자에게 더 높은 대역폭을 제공하고 특정한 대역폭으로 도달할 수 있는 거리를 연장하는 이상적인 기능 조합을 제공한다. DSL 결합 기술은 단일 구리선 쌍을 이용하는 것이 아니라 일단의 구리선 쌍에 걸쳐서 트래픽을 분배한다.

12Mbps의 유효 대역폭을 달성하기 위해서 라인의 양 끝에 채널 결합 프로세서를 이용해서 4Mbps의 3개 DSL 라인을 결합한다. 대다수 구리선 네트워크에서 가입자들이 이미 다수의 와이어를 통해서 연결되었으므로 그림 1에서 보듯이 채널 결합 서비스를 제공하기 위해서 새로운 케이블을 설치할 필요가 없다.

DSL 결합의 또 다른 흥미로운 점은 애플리케이션이 모바일 네트워크로서 기지국을 스위칭 센터로 연결하는 액세스 인터페이스가 DSL 라인을 이용한다는 것이다. 무선 네트워크 상의 데이터 트래픽이 계속해서 증가함으로써 백홀 네트워크에 더 많은 용량이 필요하다. 간단한 해결책은 채널 결합을 이용해서 DSL 네트워크 용량을 증대시키는 것이다.

DSL 결합 프로세싱은 네트워크 측의 DSLAM의 특수한 다중채널 결합 카드에서 구현되며, 가입자 측의 전용 DSL 모뎀에서 유사한 프로세싱 단계가 수행된다. 결합이 특수 알고리즘으로서 필요하지 않다는 반론이 있을 수 있다. 그 대신에 다수의 DSL 라인을 병렬로 이용해서 단대단 대역폭을 높일 수 있다.

이 시나리오는 경우에 따라서 인터넷 액세스를 위해 백업 라인을 필요로 하는 소규모 사무실에서 이용된다. 하지만 각각의 DSL 모뎀 라인이 사무실 라우터와 네트워크 스위치 상에서 별도의 이더넷 인터페이스를 필요로 한다. 뿐만 아니라 루팅 테이블을 구성하기가 번거롭고 라인 간에 우수한 로드 밸런싱을 달성하기 위해서 IP 루팅 프로토콜에 대한 상세한 지식이 필요하다. 이 셋업은 일부 비즈니스 애플리케이션에는 적합할 수 있으나 대부분의 경우에 지나치게 복잡하고 주거용 애플리케이션을 위해서는 허용 불가능하다. 바람직한 솔루션은 최종 사용자에게 투명하고 보통의 단일 라인 DSL 모뎀처럼 구성하기가 편리해야 한다.

DSL 네트워크의 특수한 애플리케이션 요구에 적합하도록 전문적인 채널 결합 기법이 정의되었다. ATM을 위한 역 다중화(IMA)와 비교해서 DSL 채널 결합의 소프트웨어 복잡성과 관리 오버헤드는 낮게 유지되어 왔다. 또 다른 중요한 요인은 결정론적 낮은 전송 지연시간으로서 이는 IEEE802.3 이더넷에 이용되는 Link Aggregation Protocol 및 IETF의 ML-PPP(Multi-Link Point to Point Protocol)와 비견할 만하다.

DSL 채널 결합에는 주로 ADSL과 이의 파생 상품에 이용되는 ATM 셀 기반과 ADSL 라인에 이용되는 이더넷 조각 결합의 두 가지 주요 구현 변형이 있다. 이더넷 동작 모드는 EFM(Ethernet in the First Mile)과 기능이 동일하며 PTM(Packet Transfer Mode)이라고도 한다. 이는 ATM(Asynchronous Transfer Mode)과 유사성을 보여준다.

DSL 채널 결합 프로토콜

<그림2> DSL 결합 프로세서의 기능 빌딩 블록

ATM과 PTM DSL 채널 결합 모드는 ITU-T에 의해서 각기 G.998.1 및 G.998.2 권고로 표준화되었다. 두 채널 결합 기법 모두 최종 사용자 패킷을 53바이트(ATM)의 소형 셀이나 최고 512바이트(PTM)의 작은 조각으로 분할한다.

DSL 무리 상에서 결합이 이루어지면 이들 셀들이 각각의 DSL 라인에 걸쳐서 고르게 분배된다. 수신 측에서 셀들이 재정렬되어서 전송 경로의 차동 지연을 복구하고 이어서 셀들이 패킷으로 재조립된다. 재정렬 및 재조립 프로세싱을 지원하기 위해서 각각의 셀은 시퀀스 식별자(SID), 패킷 시작(SOP) 표시자, 패킷 끝(EOP) 표시자를 포함하는 헤더가 앞에 덧붙여진다. 수신 측은 <그림2>에서 보듯이 SID를 이용해서 수신 셀들을 올바른 순서로 재정렬하고 SOP 및 EOP 표시를 이용해서 셀 스트림을 전체적인 데이터 패킷으로 재조립한다.

결합 그룹에 결합할 수 있는 채널의 수에 어떠한 고정적인 상위 한계는 없다. 하지만 일반적으로 최종 고객들이 2개 또는 4개 라인만 이용할 수 있다. 이 프로토콜은 DSL 라인 상에재정렬 프로세스가 각각의 DSL 라인 상에서 유발된 고르지 않은 지연들을 처리할 수 있다. 채널 결합은 DSL 라인의 양 방향으로 작동하므로 다운스트림 및 업스트림 대역폭 모두를 증가시킬 수 있다.

결합 프로토콜은 또한 PTM 모드일 때 프로토콜 오버헤드가 16비트 헤더로 제한되므로 매우 효율적이다. 이는 약 1퍼센트 용량 감소에 해당된다. ATM 기반 채널 결합은 프로토콜 오버헤드가 그보다도 낮다. 이는 SID를 전송하기 위해서 이미 존재하는 ATM 셀 헤더 필드의 일부를 이용하기 때문이다.

하지만 PTM 프로토콜은 듀얼 프로세싱 단계를 필요로 하는 몇몇 변칙성을 포함한다. 우선 데이터 패킷을 각기 길이가 64바이트에서 512바이트 사이인 조각들로 분할한다. 이들 조각들이 채널 결합 그룹에 걸쳐 분배된다. 이어서 이들 조각들이 64바이트의 셀들로 분할되고 DSL 라인을 통해 전송된다.

DSLAM 아키텍처

DSLAM 라인 카드의 일반적인 아키텍처는 패킷 프로세서와 DSL 라인 칩셋으로 이루어진다. 데이터 전송은 Utopia-2 같은 표준 패킷 버스를 통해서 이루어지거나 아니면 MII나 SMII 같은 SPI-3 이더넷 인터페이스를 이용한다.

DSL 결합 기능은 기능적으로 상위층 패킷 프로세싱과 DSL 라인 프로세싱의 중간에 속하며, 일부 DSL 디바이스 업체들은 DSL 채널 결합을 데이터 프로세싱 엔진의 일부분으로 제공한다. 하지만 결합 그룹에 속하는 채널들은 동일한 디바이스에 상주해야 한다. 이것이 심각한 제한이 된다. 대부분의 칩셋은 8개 DSL 라인만을 처리하기 때문이다. 하지만 통상적인 DSLAM 라인 카드는 훨씬 더 많은 수의 라인들을 지원한다.

새로운 채널 결합 그룹의 설치 및 서비스 절차가 간단해야 하며 DSL 카드 상의 사용되지 않는 라인들을 이용해서 새로운 결합 그룹을 구축할 수 있어야 한다. 패킷 프로세서와 DSL 칩셋 사이에 결합 프로세서를 배치함으로써 이를 달성할 수 있다. 그러므로 이제는 다중의 DSL 칩셋에 걸쳐서 DSL 라인 결합 그룹을 구축할 수 있다. <그림3>은 DSLAM 라인 카드의 가능한 구성을 보여준다.

<그림3> DSLAM 라인 카드 상의 DSL 채널 결합 프로세서 애플리케이션 예

FPGA를 이용한 구현

알테라 사이클론(Altera Cyclone) III FPGA는 특히 고밀도 다중채널 라인 카드 상에서 DSL 채널 결합을 구축하기에 이상적이다. 채널 결합을 위해 FPGA를 추가함으로써 패킷 프로세서가 이러한 추가적인 프로세싱 부담을 덜 수 있으며 중간적인 FPGA가 라인 카드 상에 필요한 다른 기능을 제공할 수 있다. 한 예로써 패킷 프로세서와 DSL 칩셋 상에서 Utopia, SPI-3, 이더넷 타입 버스 인터페이스 등의 다양한 유형의 패킷 버스를 지원할 수 있다. FPGA를 이용해서 이들 버스들을 편리하게 구현할 수 있다. 뿐만 아니라 이더넷 기반 DSL 칩셋을 패킷 프로세서 상의 버스 인터페이스로 연결하는 것과 같이 FPGA를 호환되지 않은 장치들 사이의 버스 컨버터로 이용할 수 있다.

FPGA의 뛰어난 유연성에 의해서 새로운 표준의 모든 세부적인 내용이 최종적으로 결정되지 않았거나 업체들이 표준들을 각기 다르게 해석하는 상황에서 제품을 신속하게 출시하는 것과 같은 일반적인 제품 문제들을 편리하게 관리할 수 있다. 채널 결합 FPGA는 패킷 프로세서나 DSL 칩셋에서 발견되는 작은 결함들을 완화하기 위해 도움이 될 수 있다.

ATM 및 이더넷 기반 채널 결합에 관련된 프로세싱 기능들은 각기 다르며 목표 애플리케이션이나 시장 요구에 따라서 적합한 FPGA 로드를 이용해서 지원할 수 있다. FPGA는 특정 고객 로직 또는 고유기술 인터페이스를 동일한 디바이스로 구현하면서 한 DSL 칩셋에서 다른 칩셋으로 매끄럽게 이전할 수 있도록 한다. 버스 인터페이스, 데이터 프로세싱 엔진, 프로토콜 상태기를 포함하는 DSL 채널 결합 프로토콜의 모든 기능을 단일 FPGA로 통합할 수 있다. Altera Cyclone III FPGA는 경제성 뛰어나고 유연한 채널 결합 프로세서를 구현하기 위해 충분한 자원들을 제공한다.

DSL은 HDTV 및 고속 인터넷 액세스 지원

고객에게 IPTV 서비스를 수익성 있게 제공하기 위해서는 통신업체들이 기존의 구리선 구축을 활용해야 한다. DSL 채널 결합 기술은 긴 루프 길이의 가입자들에게도 HDTV 및 고속 인터넷 액세스를 지원할 수 있도록 한다. 2개 또는 그 이상의 구리선 채널을 한 그룹으로 결합함으로써 대역폭 및 거리 요구를 충족할 수 있다.

이러한 DSL 채널 결합 프로토콜을 알테라의 Cyclone III 디바이스 같은 FPGA로 편리하게 구현할 수 있다. 이 디바이스는 단일 칩으로 다양한 버스 인터페이스 옵션과 기타 프로세싱 기능을 지원함으로써 유연성을 제공한다.

FPGA 기반 HDTV구현사례

텍사스 인스트루먼트, TV 칩셋에 통합

텍사스 인스트루먼트(이하 TI)는 HardCopy 스트럭처드 ASIC, Cyclone FPGA 및 Stratix FPGA 등의 알테라 디바이스를 TI의 720p 및 1080p 디지털 광원 처리(DLP) TV 칩셋에 통합했다. TI는 자사의 DLP 부품을 텔레비전 제조업체에 제공해 소비자들이 고품질의 시각적 경험을 할 수 있도록 만든다.

TI는 초기에 720p DLP 제품에 Cyclon 디바이스를 채택했다. Cyclone 디바이스들은 최저 속도 등급의 디바이스로 TI의 목표 성능을 만족시키기 때문에 가격대비 성능을 최대화했다. 또한 Cyclone 디바이스들은 손쉽게 대량구매가 가능했는데, 이 점은 호응이 뜨거운 DLP기술과 같은 소비자 시장에서는 매우 중요한 요구사항이다.

TI는 720p DLP 제품의 성공에 뒤이어 1080p DLP 제품에 Stratix 디바이스들과 Hardcopy 스트럭처드 ASIC을 채택했다. 알테라 디바이스들의 고성능 디지털 신호 처리 능력은 1920×1080 픽셀의 고화질 풀 HDTV 화상 제공을 위해 요구되는 최첨단 비디오 프로세싱을 뒷받침한다.

허쉬만, 자동차 TV 수신기 개발

지상파 디지털 비디오 방송(DVB-T)은 자동차 엔터테인먼트 시스템 분야에 새로운 장을 열었다. 이제 자동차의 TV 수신기는 도시 외의 지역에서는 앞으로도 몇 년간 계속 방송될 아날로그 TV 시그널들뿐만 아니라 오늘날 DVB-T 시그널 또한 처리가 가능해야만 한다. 허쉬만(Hirschmann Electronics Group)은 늘어나는 수요에 부응하기 위해 알테라의 FPGA에 기반해 ‘하이브리드 TV 수신기’를 개발했다. 새로운 하이브리드 수신기는 고품질의 아날로그 수신을 위해 더욱 개선된 다이버시티(diversity) 알고리즘들도 갖추었다.

아날로그 비디오 및 사운드의 안테나 다이버시티, 베이스밴드 사운드 처리, teletext 디코딩 및 비디오 프로그램 시스템(VPS)과 같은 기타 데이터 콘텐츠, 연결된 SDRAM 메모리에 대한 정보 저장 및 관리, 그리고 시리얼 인터페이스를 통한 컨트롤 호스트와의 커뮤니케이션 등과 같은 모든 디지털 신호의 처리를 알테라의 Cyclone FPGA가 담당한다. Cyclone FPGA의 로직과 산술 기능 외에도, 이 디바이스의 RAM 블록들은 FIFO 스토리지와 같은 기능에 사용된다.

허쉬만 수신기를 개발한 디자이너들은 시스템 기능들을 지원하기 위해 요구되는 복잡한 유니트의 개발을 위해 알테라의 개발 툴을 사용했다. 예를 들어 FIR 필터들은 알테라의 FIR 컴파일러를 통해 자동적으로 생성되고 컨트롤러 시스템은 SOPC Builder 툴을 사용해 생성되었다. 이 컨트롤러 유니트는 RAM, 시리얼 인터페이스, SDRAM 컨트롤러와 Nios 임베디드 프로세서로 구성된다.